In diesem Projekt wollen wir die Verzögerung bei der kombinatorische Schaltungen zu untersuchen. Wir wollen sagen, des Simulators die Verzögerung jedes Tor in Verilog und simulieren die Schaltungen, wie Verzögerung das Verhalten eine kombinatorische Schaltung auswirken kann.
Bevor Sie beginnen, sollten Sie:
-Haben Sie die Xilinx® Vivado WebPACK™ installiert.
-Haben Sie Ihre FPGA-Board eingerichtet.
-Werden eine Logik-Gleichung aus eine Wahrheitstabelle ableiten.
-Werden in der Lage zu beschreiben Logikfunktionen mit Verilog HDL und setzen diese in FPGA.
-Sein Schreiben Prüfstand und Xilinx® Viva Simulator verwenden können.
Während die grundlegende Theorie hier nicht behandelt werden wird, bieten diese Links mit dem entsprechenden Hintergrund Ihnen, was, die Sie benötigen: