Definieren Sortieralgorithmus: Verwendung von Content Netzwerkadressen Speicher und Parallel Vergleiche (3 / 3 schritt)

Schritt 3: Verilog-Code für die gesamte Sorter

Hier präsentiert, ist die Simulation der gesamten Sortiermaschine entwickelt, um den Algorithmus zu implementieren. Es kann gesehen werden, dass die schematische RTL zeigt die Rang-Rechner die Komparator Phasen folgt die MUX auswählen den Rang angezeigt werden folgen. Das Hauptmodul auf jede hohe Clock-Eingang findet in 8 Eingänge und speichert sie im Speicher. Anschließend wird der Rang eines jedes Datenelement berechnet und wieder Rang Felder in der verwendete Speicher zugeführt. Das Tool verwendet, um das Behavioral Modell der Schaltung zu simulieren wurde Isim mit Xilinx ISE 13.2 gebündelt.