Verwendung von Verilog und Basys 3 3 Bit Binär-Zähler zu tun (6 / 11 schritt)

Schritt 6: Schritt 6: ändern Sie die Constraint-Datei


Wir müssen Häfen Auskommentierung aufheben wollen wir in der physischen Hardware verwenden und ändern Sie den Namen des Anschlusses mit dem Namen in unserem Modul übereinstimmen. Wie bereits erwähnt, benötigen wir Clk, Enable_Dx, Cx und dp als ein- und Ausgänge. Wir müssen also zuerst diese Ports in der master Xdc finden.

Erweitern Sie die Einschränkungen im Bedienfeld "Quellen"

Doppelklicken Sie die Basys3_master.xdc. Anschließend finden Sie unter Codes beschreiben alle physischen Eingang und Ausgang Eigenschaften. Wenn wir löschen "##", die Aussagen werden un-kommentiert, so dass wir diese Pins verwenden können. Alle FPGA-Pins in der master Xdc sind unter der gleichen peripheren gruppiert. Zum Beispiel wenn Sie Pins für sieben-Segment-Anzeige erfahren möchten, klicken Sie einfach auf "Strg + F" und geben Sie dann "7 Segment-Anzeige" und finden Sie heraus, alle Pins einschließlich Ziffer ermöglicht Verbindungen zu segmentieren. Benennen Sie die verwendeten Ports (in jeder Zeile, nach Get_ports) nach der obersten Ebene Signalnamen im Projekt

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