Basic von verilog


HDl-Design:

Hier zeige ich über grundlegende Funadamental von Verilog ...hier Programe schriftlich erklären, ich, oder Betrieb mit Design von mir getan sowie Prüfstand. versuchen Sie diese auf Online-Programmierung Websites.

Design: Format für Verständnis

Modul Npu (Q, X, y); Modul Portname (Ausgabe, Eingabe);

Ausgang Q; .. Ausgabe...

Input x, y; Eingang...

oder (Q, x, y); Tor operation(output,input)

Endmodule Modul zu beenden}


Testbetch:


Modul Testnpu; Schreibtest mit portname

Draht-Q; Draht als Eingabe des Designs betrachten

Reg X, y; Betrachten Sie als Ausgabe des Designs registrieren

NPU u1(.x(x),.y(y),.q(q)); Wert definieren

Initial beginnen (dies für gelesene Wert als Binärdatei schreiben)

$monitor ("%t %b %b %b", $time, X, y, Q);
Ende

Initial beginnen (schreiben Sie die Angaben, die ich in Wahrheit Tabelle lernen)

#5 X = 0; y = 0;

#10 X = 0; y = 1;

#15 X = 1; y = 0;

#20 X = 1; y = 1;

Ende

Endmodule

Ausgabe: diese Ausgabe erhalten Sie von edaplayground.com

0 X x x
5 0 0 0

15 0 1 1

30 1 0 1

50 1 1 1

V C S S ich m u l t ich o n R e p o r t

Stichworte: Electronicsdesign

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